摘要:使用高速比較器+兩級時(shí)鐘扇出buffer+比較器輸出CMOS電平方案,利用ADS的Integrity–IBIS模塊,搭建了80臺示波器用脈沖信號源。介紹了IBIS模型原理、語(yǔ)法結構及模型適用性,并進(jìn)行了瞬態(tài)仿真,分析了高速比較器IC、時(shí)鐘扇出IC和脈沖輸出IC之間的差分信號完整性,對最終輸出信號的延遲和抖動(dòng)進(jìn)行了計算。仿真結果表明:使用高速比較器+兩級時(shí)鐘扇出buffer+比較器輸出CMOS電平方案可獲得80路同步觸發(fā)信號;輸入輸出信號延遲<2.6ns,抖動(dòng)<11ps,50Ω負載時(shí)輸出信號幅值1.97V,前沿997ps,滿(mǎn)足多路示波器外觸發(fā)信號要求。