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針對芯片生產(chǎn)過(guò)程中可能引入短路和斷路等制造缺陷的問(wèn)題，實(shí)現了基于掃描鏈測試的雙核SoC芯片可測性設計電路。根據雙核SoC中DSP硬核、CPU軟核特點(diǎn)采用不同的掃描鏈設計方案：利用DSP硬核中已有掃描鏈結構，將DSP測試端口復用到芯片頂層端口，在CPU軟核和其它硬件邏輯中插入新的掃描鏈電路。掃描鏈測試支持固定型故障測試和時(shí)延相關(guān)故障測試。針對時(shí)延故障測試，設計了片上時(shí)鐘控制電路，利用PLL輸出高速時(shí)鐘脈沖進(jìn)行實(shí)速測試。采用自動(dòng)測試向量生成工具產(chǎn)生測試向量，結果表明，芯片固定型故障的測試覆蓋率可以達到97.6%，時(shí)延故障測試覆蓋率可以達到84.9%，滿(mǎn)足芯片測試覆蓋率要求。